智能车制作

标题: freescale时钟频率和总线频率有什么关系？ [打印本页]

作者: zb0002010 时间: 2010-8-4 11:17
标题: freescale时钟频率和总线频率有什么关系？
那位高人能指点一二，在下感激不尽！

作者: napoleon90 时间: 2010-8-26 20:55
一般都是先定义 fbus=外部晶振，
然后倍频fpll
然后令fbus=fpll/2

作者: chiusir 时间: 2010-8-27 21:24
要根据单片机内部倍频方式设置才行！具体可以参考数据手册

作者: 一闲云野鹤 时间: 2010-10-26 12:00
我现在也在找这个问题答案

作者: cser 时间: 2010-11-1 21:31
我也是

作者: 妮妮轰轰 时间: 2010-11-4 17:46
看看好不好用哦

作者: tutufanfan 时间: 2010-11-9 17:53

作者: tutufanfan 时间: 2010-11-9 17:54

作者: hehai07 时间: 2010-12-23 21:30

作者: a222 时间: 2011-2-16 12:59

作者: orikle 时间: 2011-2-16 21:19

作者: 68327436 时间: 2011-2-22 20:58

作者: einy1983 时间: 2011-2-27 20:13
系统时钟源选择了PLLCLK，那总线频率就是PLL配置的频率吗？若是选择了OSCCLK，总线频率就是外部竟真的频率？比如说用8M晶振，那就是8M了？

作者: 小刀 时间: 2011-3-7 21:29

作者: houxuefeng 时间: 2011-3-11 15:02
MCU的支撑电路一般需要外部时钟提供时钟信号,但外部时钟的频率可能偏低,为了使系统更加快速稳定运行,就需要用锁相环来提高系统的时钟频率,而选择锁相环后,总线时钟一般为

LLCLK/2

作者: zjh3123629 时间: 2011-3-14 12:55
datasheet中有详细的说明
一般为

作者: excellentlizhen 时间: 2011-8-26 11:59
可以查看锁相环寄存器的资料，里面说得很清楚哈。

作者: qaabq 时间: 2011-8-27 14:03

作者: ASIA 时间: 2012-7-21 17:03
PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1),跟上面那个fPLL有什么关系，POSTDIV表示什么？

欢迎光临智能车制作 (http://dns.znczz.com/)