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标题: 飞思卡尔bangbang控制 [打印本页]

作者: 闪耀吧我的阳光 时间: 2011-5-5 21:49
标题: 飞思卡尔bangbang控制
PWM PLL AD 舵机码盘等这些模块都有中断，计时，还有好多寄存器还有通道。我有点乱了。不能把她们的作用联系到一起。看了一遍又一遍资料。。。提问：飞思卡尔PLL提高时钟频率，是提高给中断呢，还是提高给采样？提高给谁呢？
飞思卡尔bangbang控制

作者: lightface2010 时间: 2011-9-26 10:08
pll设定之后应该是所有模块的时钟频率参考标准吧

作者: dennisi123 时间: 2012-2-8 16:17
恩恩同意楼上

作者: 夜马行空 时间: 2012-2-15 20:59

作者: xining_yang 时间: 2012-3-27 15:16

作者: 金新水 时间: 2012-11-25 15:40
表示无情的被标题骗了，我本里啊是近来看bangbang控制的。目前我在看上届的程序，发现代码中当误差很小时分了两种情况，当上次误差比较大时，仍采用bangbang控制，上次误差仍很小时采用一般PID控制，但是在那个bangbang里出现了很匪夷所思的占空比~~~

作者: ┌ツ劇終.. 时间: 2013-10-30 20:43
什么是棒棒算法啊？

作者: zunzhumu 时间: 2013-12-9 20:52

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