PLL时钟设计的问题

Quagliarella · 发表于 2012-8-3 16:32:43

程序如下程序运行到 while(0==CRGFLG_LOCK); 就过不去了，
查资料应该是时钟不稳定，没达到要求，LOCK标志位没有置1.
PLL设置为其他的频率，也是过不去这一句。
是什么原因？应该怎么解决
这几天才开始接触飞思卡尔，请各位高手指教

/***************************************************
** 函数名称: PLL_Init
** 功能描述: 时钟初始化函数
** 说明:
****************************************************/
void PLL_Init(void)
{
CLKSEL=0x00;
PLLCTL_PLLON=1;
SYNR=0XC0 | 0X05;
REFDV=0X80 | 0X01;
POSTDIV=0X00;
_asm(nop);
_asm(nop);
while(0==CRGFLG_LOCK);
CLKSEL_PLLSEL=1;
}

补充内容 (2012-8-3 16:44):
标题打错了是“时钟设置问题”