关于FPGA内核RAM的管脚问题

∮大米.Yang · 发表于 2015-6-10 10:01:13

现有一电路，fifo连接FPGA，由fifo出来的数据直接送给FPGA，但是因为数字信号不好观察，因此想通过FPGA里面的RAM存储数据，然后后面模拟一个DA，观察信号。问题是RAM核的地址管脚和时钟管脚应该怎么连接？

冰封者 · 发表于 2015-6-10 18:31:34

如果你用的是altera的FPGA可以直接使用signal tap II进行观测

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