CCD的SI信号不正常，求指教啊！！！！

zdqhx · 发表于 2014-7-22 20:26:09

这是单片机输出的信号，上面是CLK,下面是SI，但是SI信号低电平为什么不是平的，而是方波叠加的？求指教啊！！！
采集代码：
void RD_TSL(void)
{
  uint8 i=0,tem=0;

  TSL_CLK=1;//起始电平高
  TSL_SI=0; //起始电平低
  Dly_us(); //合理的延时

  TSL_SI=1; //上升沿
  TSL_CLK=0;//下降沿
  Dly_us(); //合理延时

  TSL_CLK=1;//上升沿
  TSL_SI=0; //下降沿
  Dly_us(); //合理延时
  for(i=0;i<128;i++)
  {
TSL_CLK=0;//下降沿
Dly_us(); //合理延时
*(ADV+tem)=ad_once(ADC1,SE14,ADC_8bit);  //AD采集/////
++tem;
TSL_CLK=1;//上升沿
Dly_us(); //合理延时
  }
}

山鹰/SamFisher · 发表于 2014-7-22 20:49:59

本帖最后由山鹰/SamFisher 于 2014-7-22 20:51 编辑

蓝宙ccd自带地线屏蔽，你是不是没接屏蔽，这看起来像clk干扰了si，你的杂波波形除了振幅之外和clk完全一样啊

zdqhx · 发表于 2014-7-22 21:28:48

山鹰/SamFisher 发表于 2014-7-22 20:49
蓝宙ccd自带地线屏蔽，你是不是没接屏蔽，这看起来像clk干扰了si，你的杂波波形除了振幅之外和clk完全一样啊 ...

我是买的穗佳的CCD，TSL1401,请问什么是地线屏蔽，怎么接屏蔽啊？我也觉得是clk干扰了si

山鹰/SamFisher · 发表于 2014-7-22 22:36:56

zdqhx 发表于 2014-7-22 21:28
我是买的穗佳的CCD，TSL1401,请问什么是地线屏蔽，怎么接屏蔽啊？我也觉得是clk干扰了si

有线序图么，地线屏蔽就是ccd排线的线序上是每两条信号线之间都有一条地线，这样可以防止干扰

zdqhx · 发表于 2014-7-22 22:45:05

山鹰/SamFisher 发表于 2014-7-22 22:36
有线序图么，地线屏蔽就是ccd排线的线序上是每两条信号线之间都有一条地线，这样可以防止干扰

上排是GND,VOUT,AD1,VCC
下排是AD2,GND,CLK,SI
我的两条地线是接在一起的
AD1,AD2都是输出，VOUT是环境光感应
求教？
快被折磨死了。。。

山鹰/SamFisher · 发表于 2014-7-22 23:02:59

zdqhx 发表于 2014-7-22 22:45
上排是GND,VOUT,AD1,VCC
下排是AD2,GND,CLK,SI
我的两条地线是接在一起的

呃……这线序，高端，话说你用的是排线接的么，排线的话，调调接插的顺序，让ad clk si 之间都隔一条地线出来，再试一下，实在不行就先换几个单独的线，看看是否还干扰，如果干扰消失了，就把排线撕开离远点，至少保证别干扰。话说你确定那样的si信号影响到你ccd采集了么，没影响的话，这种数字电路的东西其实没啥大事