freescale时钟频率和总线频率有什么关系？

einy1983 · 发表于 2011-2-27 20:13:38

系统时钟源选择了PLLCLK，那总线频率就是PLL配置的频率吗？若是选择了OSCCLK，总线频率就是外部竟真的频率？比如说用8M晶振，那就是8M了？

小刀 · 发表于 2011-3-7 21:29:35

houxuefeng · 发表于 2011-3-11 15:02:02

MCU的支撑电路一般需要外部时钟提供时钟信号,但外部时钟的频率可能偏低,为了使系统更加快速稳定运行,就需要用锁相环来提高系统的时钟频率,而选择锁相环后,总线时钟一般为

LLCLK/2

zjh3123629 · 发表于 2011-3-14 12:55:35

datasheet中有详细的说明
一般为

excellentlizhen · 发表于 2011-8-26 11:59:29

可以查看锁相环寄存器的资料，里面说得很清楚哈。

qaabq · 发表于 2011-8-27 14:03:07

ASIA · 发表于 2012-7-21 17:03:59

PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1),跟上面那个fPLL有什么关系，POSTDIV表示什么？

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