时钟频率

regei

请问各位大哥：锁相环频率（pllclk）与系统频率的区别是什么？

下面这段话有没问题？

晶振是外部加入的时钟，系统内部有个锁相环可以倍频你的晶振频率。 倍数由SYNR和REFDV寄存器的值来控制 根据公式PLLCLK = 2 x OSCCLK x [SYNR + 1]/[REFDV + 1] PLLCLK（锁相环频率） OSCCLK（振荡器频率，即你的晶振） 而BUS CLOCK是由PLLCLK二分频得到的，即BUS CLOCK ＝ PLLCLK/2 当你选择倍频时（PLLSEL＝1），你的系统频率是等于锁相环频率(PLLCLK)， 当你不选择倍频时（PLLSEL＝0），你的系统频率是等于振荡器频率(OSCCLK)，而你的总线频率（Bus Clock）是始终等于你系统频率的1/2

regei

rubick 发表于 2013-10-14 10:55
http://ustc.smartcarsim.com/bbs/forum.php?mod=viewthread&tid=44&extra=

谢谢  

rubick

regei 发表于 2013-10-13 20:35
嗯  是的   有个疑惑是   系统频率与外部晶振频率的关系是什么啊？？

http://ustc.smartcarsim.com/bbs/forum.php?mod=viewthread&tid=44&extra=

regei

rubick 发表于 2013-10-13 14:23
这句话不是清清楚楚告诉了你总线频率是系统频率的一半了吗

嗯  是的   有个疑惑是   系统频率与外部晶振频率的关系是什么啊？？

rubick

regei 发表于 2013-10-13 14:16
里面的有两句话我比较迷惑的就是  “而BUS CLOCK是由PLLCLK二分频得到的，即BUS CLOCK ＝ PLLCLK/2”   “ ...

这句话不是清清楚楚告诉了你总线频率是系统频率的一半了吗

regei

regei 发表于 2013-10-13 14:16
里面的有两句话我比较迷惑的就是  “而BUS CLOCK是由PLLCLK二分频得到的，即BUS CLOCK ＝ PLLCLK/2”   “ ...

我有查了些资料里面说“锁项环频率分频产生时钟频率，时钟频率又经过分频产生总线频率提供给各个资源模块使用，一般总线频率为时钟频率的一半”      那么这里面的“时钟频率”就是前面那段话说的“系统频率”吗？？   希望大哥能帮我解析一下      谢谢

regei

rubick 发表于 2013-10-13 12:15
你自己发的那段文字不是讲得很清楚了吗？

里面的有两句话我比较迷惑的就是  “而BUS CLOCK是由PLLCLK二分频得到的，即BUS CLOCK ＝ PLLCLK/2”   “总线频率（Bus Clock）是始终等于你系统频率的1/2”      这样是说总线频率就是锁相环频率吗？？

rubick

regei 发表于 2013-10-13 12:13
呵呵  麻烦您帮我讲讲系统频率与锁相环频率的关系呗？

你自己发的那段文字不是讲得很清楚了吗？

regei

rubick 发表于 2013-10-13 10:09
没问题啊，妥妥的。

呵呵  麻烦您帮我讲讲系统频率与锁相环频率的关系呗？

rubick

没问题啊，妥妥的。